后端基本概念

Synopsys Tools

以下的这些后端概念问题是从EETOP下收集整理的,供后端设计工作、爱好者查阅。

  1. negative timing checks 是什么意思?

答:foundry提供的了两个.v文件v 、sxxc18_neg.v,foundry的解释如下:

sxxc18.v     – Does not support negative timing checks, but simulation run times are shorter than with smic18_neg.v.

sxxc18_neg.v – Supports negative timing checks, but simulation run times are longer than with smic18.v.

一般foundry只提供一个带negative的.v,自己在跑仿真时,用选项控制是否要negative timing check。

  1. create generated clock时,怎么指定master pin呢?

答:-source master_pin 就是生成这个generated clock的源clock的pin。它可以是source clock,也可以是generated clock。与此相关的是另一个概念是-master_clock clock 是生成这个generated clock的最源头的那个clock。一般情况下,可以不使用这个选项。当有多个源clock到达这个generated clock,工具无法主动判断时,才被要求使用这个选项。

  1. 单元的footprint具体是什么意思啊?

答:footprint是指单个std cell的function/size/pin location,一般主要用于low power design flow里保持routing不变的前提下std cell的替换。

TacuLee:从这个意义上来讲,和PCB版图绘制中的footprint可以认为是一样的。

  1. 请问 ICC中的 well filler 和 tap cell 是什么意思,两者有什么区别?为啥在insert tap cell时,还需要选择layer ?

答:Tap cells are a special nonlogic cell with well and substrate ties. 它只针对于没有substrate和well tap的stdcell library。一般来讲,在floorplan阶段,也就是preplacement阶段就要加tap cells,它有距离的规则要求需要满足。

Well filler是routing 完后,为了避免well的gap造成的space violation而加的weill filler cells。对一般的工艺来讲,加普通的filler cells即可解决问题。

针对不同的工艺,需要设计前先了解它的库中所包含的special cells。

  1. OCC和OCV是什么?

OCC 是 on-chip clocking, 是dft的一种方式吧,一种test clock方案,OCV 是on-chip variation,是指芯片内部由于工艺偏差等造成各种不均衡性,要用一定的余量来描述,就是变的更加悲观些,是后端在90nm下必须考虑的,体现在脚本里面就是set_timing_derate ,CRPR是clock reconvergence pessimism removal , 是指可以去除clock common path上的冗余余量,可以使得结果变得乐观些,一般都采用,和OCV 配合使用。

  1. cell delay与slew和load有什么关系?按照我之前的理解 cell delay= input transition+ output capitance。slew指的是transition的值,但是报出来的时序显示 cell delay跟slew和load好像并没有什么关系啊,求解这两个值到底应该怎么计算,对应的是哪一部分的延迟,感激不尽!

插值运算,绝对不是相加这么简单,有数学公式的,你理解错了。唯一正确的方向就是都是正比关系,slew,cap越大,delay越大。使用report_delay_caculation可以察看。

  1. Dummy层是用来做什么的?

是为了foundry生产过程中弥补 density 的不足而加的。

  1. Cdl和Spice有什么区别?

calibre比较的是spice网表,但拿到的IP及std的网表都是cdl形式的,需要自己写个脚本把cdl加到一个spice里然后才可以做LVS。

cdl通常是厂家提供的,用来做LVS的。通过子电路的形式来写的,即使是顶层单元,也要用子电路形式。
spice则略有不同,顶层模块没有子电路的外框。也可以用来做LVS,需要手动提取。直接提取的为cdl形式的。spice还可以用来仿真。cdl也可以用来仿真,不过参数比较少。

  1. Corner是什么?

PVT画一个闭合曲线,边边角角就是Corner。

 

未经允许不得转载:TacuLee » 后端基本概念

赞 (5)

评论 0

  • 昵称 (必填)
  • 邮箱 (必填)
  • 网址