Synopsys进行纯组合逻辑电路设计

最近在做一个温度码译码设计。属于纯组合逻辑电路。使用Synopsys的DC和ICC来综合,目标是工作在200M以上,尽量少毛刺。因为以前都是做有时钟的设计,想做一个无时钟的设计,感觉倒无从下手了。问了一个EETOP版主还有一个现在在展讯做数字后端的学长,都说对于组合逻辑电路不用进行约束,但是我却有些疑问,不用进行约束吗?不进行约束的话,工作速度怎么保证,就完全让DC和ICC自己去操控?DC和ICC在没有人为限制的情况下是做到最好呢,还是做到最差呢?都是一些问题。查找GUIDE的话,还是可以看到有对于组合逻辑进行约束的说明的。

 

采用的方法是设计一个虚拟时钟,取端口A和B做为输入与输出。作者还没有尝试过,等作者亲自试验后再进行说明。

此外,还有一件需要在意的事情就是DC综合后的面积使用率居然超过了1,这也是很特殊的事件。这些问题先在这里记录,作者有了解答之后再写到本文中。

作者的温度码DC后的映射网表文件原理图如上图所示。红色圆角矩形框内有两排寄存器,每排127个。其余的为大多为组合逻辑电路。可见,不同的寄存器数据口的前的组合逻辑电路不同,延时也相应的会有不同。这是一个需要考虑的因素。

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