关于上升沿和下降沿同时触发的问题

发布于 2014-09-10  2.11k 次阅读


问:关于上升沿和下降沿触发的讨论

   答:发现一些同仁提出上升沿和下降沿计数的问题,工作中也碰到一些同事问及此问题。现在我把我多年
来一直采用的办法奉上,但愿对初学者有所帮助。
以一个最简单的计数器为例:

单对于此小问题,当然采用倍频实现双沿计数也是可行的,但是我们不要忘记,倍频器在很多CPLD
或FPGA中是不支持的,即便支持其资源也是很宝贵的。

在一些设计中,动辄采用某一信号作为时钟,应该说这种做法是欠妥的。因为不是全局时钟的
时钟信号最大扇出是有限的,其很难保证时钟延时应小于信号延时的基本要求。当遇到要对某个信号
的跳变沿处理时,建议采用上述小例子中en信号的处理办法。

版权声明:本文摘自关于上升沿和下降沿触发的讨论


公交车司机终于在众人的指责中将座位让给了老太太