Verilog HDL与VHDL的区别

1.端口种类:

Verilog HDL中有input/output/inout三种类型;

VHDL中有in/out/inout/buffer四种类型;

VHDL中的in/out/inout等同于Verilog HDL中的wire类型,不能暂存数据;而buffer等同于Verilog HDL中的reg类型,可以暂存数据;

2.信号的位数写法:

Verilog HDL:a[3:0];

VHDL:a(3 downto 0);

3.<=的使用:

Verilog HDL中在过程块initial或always里用<=代表非阻塞赋值;

VHDL中用<=代表给信号signal赋值而不是给变量varialbe赋值;

在这两种HDL中,<=还可以表示关系运算中的“小于等于”。

4.语言大小写及注释方法:

Verilog HDL区分大小写,关键字要小写,用//单行注释;

VHDL不区分大小写,关键字也不区分大小写,用–单行注释;

两种HDL给标识符命名的规则相同:字母、下划线、数字组合,且以字母打头;

5.信号作用范围:

Verilog HDL的reg对应硬件电路中的暂存数据,是全局变量;

VHDL中的signal是全局量,但有作用范围;

6.数据默认值:

Verilog HDL中,wire类型默认值为z,reg类型默认值为x;

VHDL中的 ,默认值为本类型的最小非负值(某个类型的范围是以0为对称的);

7.强类型语言特征:

Verilog HDL不是强类型语言,可以自动完成不同类型数据的运算和赋值;

VHDL是强类型语言,不同类型和宽度的数据之间不能运算和赋值,需要调用库包来完成转换;

8.运算符不同:

Verilog HDL的关系运算符:== != 逻辑运算符:&& || ! ^;

VHDL的关系运算符:= /= 逻辑运算符:and or not xor;

 

Verilog HDL是于1983年,由美国国防部领衔开发的,较早于VHDL。Verilog HDL是基于C语言开发的,而VHDL是基于ADA开发的。Verilog HDL语法比较自由,而VHDL语法严谨。

 

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