关于PROCESS中的时钟选择问题

发布于 2014-09-15  1.34k 次阅读


注意:在本文中Verilog HDL与VHDL都可能被使用到以进行举例说明。

一个进程的时钟是一个进程触发的关键,一个进程的运行要稳定,必须要求有一个良好的时钟源,否则将会导致不可想象的后果。

以下列出几种常见的时钟源选择错误:

在以上语句中,led_switch是作为计数器led_num的时钟使用,那么就要求led_switch指定为专用的时钟输入引脚,否则led_switch到芯片内led_num寄存器的路径是普通布线路径而不是专用的全局时钟路径,会导致时钟抖动极大,时序不能保证。(注意:这会导致ERROR:1108,详情请参见关于ISE中的ERROR:PLACE:1108的研究


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